HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
| Material Type | Books |
|---|---|
| Publisher | 東京 : 共立出版 |
| Year | 1999.6 |
| Language | Japanese |
| Size | vii, 201p ; 24cm |
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| Location | Volume | Call No. | Barcode No. | Status | ISBN | Media type | Restriction | Request Memo | Reserve |
|---|---|---|---|---|---|---|---|---|---|
| 2F書庫1-和書 |
|
549.7/MI77 | 010133307 | 4320029348 | 図書 |
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| Notes | 参考図書: p[197]-198 その他の著者: 北川章夫, 秋田純一, 鈴木正國 |
|---|---|
| Authors | 深山, 正幸(1966-) <ミヤマ, マサユキ> 北川, 章夫(1961-) <キタガワ, アキオ> 秋田, 純一(1970-) <アキタ, ジュンイチ> 鈴木, 正國(1939-) <スズキ, マサクニ> |
| Subjects | BSH:集積回路 NDLSH:集積回路 |
| Classification | NDC8:549.7 NDC9:549.7 NDLC:ND386 |
| ID | 1000079049 |
| ISBN | 4320029348 |
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